1．uart接口部分
　　如图1所示为uart接口框图，其中并行数据总线为8位，输出sout可以设置奇偶校验。
　　如图1 uart接口框图

　　sout输出格式如图2所示。


　　如图2 sout输出格式

　　(i)uart发送逻辑

　　uart发送逻辑需要与微处理器/微控制器的并行数据总线及读/写控制线相连，发送逻辑包括保持寄存器、控制逻辑及移位输出逻辑。write信号为低时，发送逻辑从总线读入待发送的数据，并装入发送保持寄存器。然后等待write信号释放，置发送标志位。启动一次发送，将串行数据送到sout，如图3所示。

　　(2)时钟分频模块

　　分频模块是发送控制逻辑的第2个部分，此模块将系统时钟分频得到一个与波特率相同的发送时钟txclk，txclk由一个3位的计数器产生。当计数值为0时，txclk翻转。uart发送口的串行数据在txclk上升沿变化，如图4所示。

　　(3)移位输出逻辑

　　移位输出逻辑中start transmit逻辑输出一个start信号到sout，shift out逻辑移位发送寄存器并将数据输出到s0ut。当paritycycle信号有效时，奇偶校验位被输出到sout，一旦奇偶校验位输出，则stop bit会出现在sout。同时txdone置“1”，如图5所示。



　　如图3 uart发送状态

　　如图4 txclk发生逻辑状态　　(4)uart接收逻辑

　　uart接收逻辑对irda模块接收到的sin信号进行解码，同时将接收到的字节数据送至微处理器/微控制器的数据总线。sin信号中的一个低电平为起始位，并且持续8个时钟周期，如图6所示。
　　如图5 sout控制逻辑状态

　　如图6 uart接收逻辑状态　　detect edge检测sin信号中的低电平，为了正确地接收数据，接收时钟必须与起始位的中心对齐，接收时钟rxclk由16x时钟经过4位计数器分频得到。一旦检测到起始位，接收模块会在rxclk的上升沿采样sin数据。接收移位寄存器会随着sin移位，奇偶校验逻辑对接收到的8位数据计算校验位。当检测到一个stop bit时，接收逻辑会置位错误码标志位，包括奇偶校验错、溢出错误和frame错误等。

　　uart接收逻辑的主要功能是与微处理器接口，当uart检测到cpu的一个读信号时，uart接收逻辑便将接收到的8位数据送到数据总线上，等待cpu读取数据。