以16bit DDR3 为例 一、时钟信号CLK 时钟信号CLK 的长度要求如下： 1、CLK 信号走线长度最长不能超过4inch； 2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小5mil，即： CLKP-CLKN < 5mil； 3、DDR 走线线宽和线间距不能小于4mil。二、数据信号线DQ[0:31]数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下： 1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil，即：DQ[7:0] = DQS0 +/- 50mil； 2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：DQ[15:8] = LDQS1 +/- 50mil；3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：DQ[23:16] = LDQS2 +/- 50mil； 4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：DQ[31:24] = DQS3 +/- 50mil； 5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。三、数据选通信号线DQS数据选通信号线DQS 的长度要求如下：1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小5mil，即DQSP-DQSN< 5mil；2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度，允许的偏差为±250mil，即：DQS = CLK +/- 250mil。四、数据掩码信号线 DM据掩码信号线DM 的走线长度以DQS 为参考，要求如下：1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。 4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。五、地址信号线ADDR[0:14]地址信号线ADDR[0:14]的长度要求如下： 1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：ADDR = CLK +/- 100mil；2、地址线采用 T 型走线，T 点到cpu端管脚的走线，最长不超过2inch；T 点到DDR 颗粒端管脚的走线，最长不超过1 inch。六、控制信号线控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如下： 1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±10%，DDR3 时钟差分线阻抗控制在100Ω±10%。以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。