2009 年 11 月 18日,北京--Altera 公司 (NASDAQ: ALTR) 今天宣布推出业界首款支持 RapidIO® 2.1 规范的知识产权 (IP) 内核.Altera 的串行 RapidIO IP 内核可支持多达四条通道,每条通道速率为 5.0 GBaud,从而满足了无线市场日益增长的带宽和可靠性需求.该 IP 内核专门针对拥有多个嵌入式收发器的 Stratix® IV FPGA  而优化,并得到了Quartus®II 软件 v9.1的支持.

    RapidIO 2.1 规范在许多应用中均可实现高达 20 GBaud 速率的高性能,其中包括新一代无线基站、高性能系统和 DSP 阵列 (farm).RapidIO 2.1规范支持基于 Altera 全套串行 RapidIO 解决方案,其包括一个后向兼容 RapidIO 1.3 规范的终端 IP 内核、参考设计、应用手册、测试平台,以及一些领先的数字信号处理器和开关厂商的互操作性报告.该串行 RapidIO IP 内核已获得 RapidIO 商会总线功能模型的质量认可,同时还获得了 Altera 40-nm Stratix IV GX 及 Stratix IV GT FPGA 和 HardCopy® IV GX ASIC的支持.

    Altera 器件产品市场高级总监 Luanne Schirrmeister 说:"我们的许多无线客户极为重视系统带宽和可靠性,对他们而言,串行 RapidIO 是一种颇受欢迎的接口.将业界首款支持 2.1 规范的串行 RapidIO IP 内核与 Altera 业界领先的 FPGA 以及收发器技术相结合,让我们能够从容地满足客户最为重视的系统要求,其中包括性能、可靠性和可扩展性."

    价格和供货信息

    串行 RapidIO IP 解决方案是 Altera MegaCore® IP库的一部分,下载并安装Quartus II 软件 v9.1后即可用于评估.如欲下载套装 Quartus II 软件和 MegaCore IP 库,请访问下载中心.如欲了解串行 RapidIO IP 内核的授权和价格信息,请与您当地的 Altera 销售代表联系.有关 Altera 串行 RapidIO 解决方案的更多详情,请访问 RapidIO MegaCore Function.

    Altera简介

    Altera® 的可编程解决方案帮助系统和半导体公司快速高效地实现创新,突出产品优势,赢得市场竞争.请访问www、altera、com或www、altera、com、cn,了解 Altera FPGA 、CPLD和ASIC器件的详细信息.