德州仪器推抖动性能改善 3 倍的可编程时钟乘法器
2005-10-20 17:17:01　华强电子世界网
　　（华强电子世界网讯） 2005 年 10 月 20 日 北京讯
日前，德州仪器 (TI) 宣布推出一款时钟乘法器，其集成了三个片上锁相环 (PLL) 组件，可提供业界领先的灵活性与性能，且将现有解决方案的周期抖动降低多达70％ 。该器件的 6 个输出中每个输出都可以在电路内或者在操作期间针对 300MHz 以上的任何时钟频率进行编程。这种高灵活性能够简化设计过程，节省系统成本，帮助设计人员全力满足高性能通信应用新标准的要求，如：无线基站、电信或数据通信设备　　这三款 CDCE706 PLL 基于 TI 的射频 (RF) Silicon Germanium 工艺开发，可以接受晶振、LVCMOS 或差分输入，并且可以利用单个时钟源产生 6 个时钟信号。利用片上 EEPROM 技术，设计人员可以轻松编程，并且把器件的寄存器设置保存到非易失存储器，这样在上电时就无需再编程。在器件投入系统使用时，设计人员还可以根据需要采用双线 SMBus 接口对输出进行动态地重新编程。

　　通过提供低于 60psec 超低周期抖动的同时对设计过程进行简化，CDCE706 可以实现快速产品上市。用户只需定义输入／输出频率或分割器 (divider) 设置，后者可以自动设置 PLL 参数。这反过来可以确保高环路稳定性，并使用户免于手动设置充电泵电流、滤波器组件、相位裕度或环路带宽。TI 的 RF 工艺技术可以在保持卓越 PLL 频率隔离的同时集成上述功能。

　　此外，新器件具有极其灵活的输出设置，如：启用、禁用、低状态、信号反相、0.6～3.3ns 的压摆率控制、以及 2.3～3.6V 可变输出电源。这些功能与可编程扩频时钟 (SSC) 一起为设计人员提供强大的工具，通过获得最低的电磁干扰 (EMI) 来优化自己的设计。另外，该器件的高分辨率 PLL 分割器可实现 0 PPM 输出时钟误差，从而达到高频稳定性。

　　针对无线基础设施应用优化的 TI 高性能模拟产品及数字信号处理器 (DSP) 为基站OEM 厂商提供业界最全面的信号链解决方案。除 CDCE706 之外，TI 还提供其他高性能模拟产品及 DSP，包括 TMS320TCI6482 DSP。前 10 大基站 OEM 厂商中有 9 家采用了 TI 的技术。