摘要：提出一种可进化IP核的设计和实现方法。这种IP核采用进化硬件的设计思想，将遗传算法运用于硬件电路的设计中，使电路能根据当前的环境自动进行内部电路的时化，从而生成最有效的电路，并能在普通的FPGA器件上实现。可进化IP核以HDL源泉代码的形式表示，与普通IP核的复用方式相同，可被综合到不同的目标可重构器件中去，大大减少了复杂系统的设计时间，提高了设计的利用率，是可进化硬件一个颇具潜力的发展方向。

关键词：进化硬件 可进化IP核 FPGA 可重构 虚拟可重构电路

当一个可进化IP核从一个组件库中被下载到可重构器件的一个指定位置时，它的内部可重构电路必须进行重构。这就意味着这个可重构器件中的一些可编程块必须能配置这个可重构器件的其它内部可编程块。另外，这个可进化IP核（它的基因单元）能被放置于这个可编程阵列（即可重构器件）的任何位置，也就是说，这个可重构器件中必须支持内部重构。

3．3 基因单元和控制器

基因单元和控制器的实现通常有两种选择：采用普通微处理器实现，或者设计一个专用的电路来实现。

专用的电路是指一种进化算法的硬件实现，目前在可进化硬件领域已经开发了很多这样的实现。这种算法的优点是电路的进化速度快，适合于复杂的应用。

采用微处理器实现时，可以购买或免费获得现成的微处理器软核，如Xilinx提供的MicroBlaze和PicoBlaze微控制器IP核，Altera生产Nios核，等等。此外，如果给出的目标可重构器件中有片上处理器，可以使用片上处理器，Xilinx Virtex II Pro XC2VP50芯片包含四个PowerPC处理器。处理器必须通过编程来执行程序，它们能和核周围的环境进行通信并完成对染色体的基因操作。此外，处理器还负责内部虚拟可重构电路的重构。

4 结论

文中定义了数字系统设计的一个新的抽象级别，并将一些组件的方法引入可进化硬件的设计。为了实现可进化IP核，使用一种虚拟可重构电路。这种方法在门的数量方面代价稍大，但却能大大加快进化硬件的速度。

可进化IP核的设计目的主要是以合理的代价实现适应性和高性能实时系统，最常见的如图像压缩。本文提出的核的结构和接口都只是最基本的，实际应用中还可进行扩充。例如，还可以给核扩充一个读配置的端口，这个对于某些应用来说是必需的。或者在可进化IP核中包含两个虚拟可重构电路RC1和RC2。RC1实现当前最优的进化电路。电路不断进化在RC2中完成。如果RC2中进化出更好的电路，就把它的配置送入RC1，然后RC1以一系列数字电路的形式表现出对变化的环境的最佳的响应。

与以往的方法相比，本文提出的方法具有更强的适应性和可移植性。可进化IP核以HDL源代码的形式表示，易于重用和修改。此外，进化的配置位串也可以作为一种变化的IP核在其它应用中被重用。可进化IP核缩短了电路设计的时间，提高了设计的利用率，促进可进化硬件向实用化的发展。